[Magic / HSPICE] Magic tool을 이용한 Unit Inverter layout 디자인 (1) - 이론
설계 전 알아야 할 Unit Inverter 이론
CMOS Unit Inverter 는 PMOS와 NMOS Transistor가 각각 1개씩 결합된 형태로, 입력 값을 반전하여 출력하는 역할을 한다.
위의 회로도를 보았을 때, Vin=1이 입력될 경우 PMOS Transistor는 OFF, NMOS Transistor는 ON되어 Vout=0의 값을 출력하며, Vin=0이 입력될 경우 PMOS Transistor는 ON, NMOS Transistor는 OFF되어 Vout=1의 값을 출력한다. 이로 미루어 보았을 때, 입력 값이 반전(inverting)되는 출력 식이 유도되는 것을 알 수 있다.
제목으로 Inverter가 아니라 Unit Inverter를 언급한 이유는 pMOS의 size가 2, nMOS size가 1인 Unit Inverter를 기준으로 앞으로의 모든 CMOS gate를 설계할 것이고, 실제로 CMOS gate 이론에서도 Unit Inverter가 기준이 되기 때문이다.
CMOS Unit Inverter의 특징
pMOS와 nMOS를 비교했을때, 각각의 size 비율은 2:1이 이상적이다.
입력 전압이 Low일 때, pMOS가 ON이 되면서 CMOS Unit Inverter의 출력단에 있는 load Capacitor, 즉 CL이 충전된다. 이와 마찬가지로 입력 전압이 High일 때, nMOS가 ON이 되며 CL이 방전된다. 이 때 충방전되는 CL의 양이 같고, 이에 의해 pMOS와 nMOS에 흐르는 IDS의 양이 같아야 하므로 다음과 같은 조건을 만족해야한다.
$μ_n\times C_{OX}\times (\frac{W}{L})_{nMOS}=μ_p\times C_{OX}\times (\frac{W}{L})_{pMOS}$
이 때 pMOS와 nMOS의 이동도는 약 2배가 차이나므로, 이와 비례해서 inverter 내의 pMOS와 nMOS의 size의 비율도 pMOS : nMOS = 2 : 1를 따른다고 할 수 있다. 이를 수식으로 나타낸 것은 다음과 같다.
$μ_n\ \ ≅\ \ μ_p\times 2$
$2\times (\frac{W}{L})_{nMOS}\ =\ (\frac{W}{L})_{pMOS}$
위의 결과는 일반적으로 Si가 Room temperature에 존재하며 pMOS와 nMOS가 모두 satuation 영역에서 동작 할 때를 가정한다. 따라서 material, temp, operation region, 기타 공정 등의 바뀔 경우 비율은 유동적으로 바뀔 수 있다.
(사실 가장 일반적인 Room temperature300K에서도 이동도가 2배 차이는 아니다.... 오히려 한 3배 정도인데 왜 이렇게 쓰이는지 모를 일....)
이 size 기준은 앞으로 Magic Tool을 이용한 Layout 뿐만 아니라, 거의 모든 이론적인 CMOS Transistor를 다룰 때 이용될 것이므로, 원리와 결과를 숙지하고 있는 것이 좋다.
CMOS Unit Inverter Layout의 기초
지금 설명하는 Layout의 기초는 앞으로 게재할 모든 Layout에 적용되는 것이기 때문에, 첫번째 게시물인 이번 게시글에서 한 번 짚고 넘어가도록 하겠다.
CMOS inverter를 magic tool로 설계하기 위해서는 inverter 내부에 각각의 Layer들이 어떻게 구성되어 있는지를 확인해봐야 한다. 아래 사진은 CMOS inverter를 layer별로 분할하여 나타낸 것이다. 최하단의 n-well부터 최상단의 Metal까지 총 6개의 layer가 존재하지만, 각각의 layer는 개별적인 층이므로 magic tool로 layout을 설계하는 순서는 무관하다. 각각 layer의 역할은 다음과 같다.
- n-Well : 기판으로 쓰일 p-substrate에 pMOS Transistor를 설계하기 위한 layer
- Polysilicon : Transistor의 gate 역할을 하기 위한 다결정 실리콘
- n+ diffuision : nMOS의 source/drain을 형성 (이론 상으로는 n-Well의 Well Tap을 만들어 Vdd와의 연결 저항을 낮추는 역할도 하지만, layout 설계시에 이것까지 고려하진 않는다)
- p+ diffusion : pMOS의 source/drain을 형성 (p-substrate에서 Substrate Tap을 만들어 GND와의 연결 저항을 낮추지만, 이 역시 layout 설계시에 고려하지 않는다)
- Contact : 반도체 공정에서 만들어지는 기생 Diode가 항상 reverse bias가 되게 하기 위해 삽입하며, 주로 metal&metal, metal&polysilicon 등이 맞닿아있는 부분에 layer로 존재
- Metal : 주로 VDD와 GND, gate의 input/output으로 사용되며, 기타 gate들을 연결할 때도 사용되며 metal1과 metal2가 존재
위의 6개의 layer들을 다 합치게 되면 위와 같은 모양이 된다.
Magic tool을 이용해 설계한 Layout의 모습과 그에 따른 설명, 추출한 netlist를 기반으로 돌린 simulation 등은 다음 게시물에서 설명하도록 하겠다. 앞으로 설명할 다른 CMOS gate들은 기존에 설명한 이론은 제외하고 설명할 것이며, 새로 나오는 추가적인 개념에 대해서만 설명을 덧붙일 것이다.
현 게시물을 포함하여 앞으로 작성할 모든 게시물은 본인이 직접 찾아보고 공부하며 정리한 내용을 적은 것이므로, 약간의 오류가 있을 수 있다. 이에 대한 지적과 기타 질문 사항에 대한 댓글은 언제든 환영이다.
(대신 제 허가가 없는 한 갖다쓰지 말아주세요)
몇몇 사진과 글들은 Pearson 출판사에서 출판하고, Neil Weste와 David Money Harris가 집필한 "Integrated Circuit Design(CMOS VLSI Design) 4th edition"을 기반으로 한다. 이 뿐만 아니라 전공 교수님께서 설명해주신 내용과 강의노트를 참고하여 작성하였다.